Xilinx发布RF级模拟技术的背景资料-Xilinx中国(赛灵思 AMD)

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Xilinx发布RF级模拟技术的背景资料

简介

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随着通信行业逐渐向5G标准靠拢,移动设备制造商十分钟情于技术试验和概念验证测试。现在，这些技术的商业可行性正在进行严格评估，然而原型设计所使用的很多技术都无法很好地转化为商业部署。

由于目标是以更低功耗通过频谱效率、高度致密化以及新频谱来提高网络容量，因此制造商正在依靠软件、硬件和系统级的技术突破来实现目标。

有些技术对满足严苛的网络容量目标具有至关重要的作用，而大规模多输入多输出(MIMO)天线阵列就属于这类技术。与这些天线阵列进行接口连接的射频单元必须满足极其严格的功耗和封装尺寸要求，但如果没有系统集成方面的突破，这些目标很可能无法实现。

赛灵思不断在准5G和5G技术的实现、试验和商业化中扮演主要角色，促进网络设计中的灵活性和可编程性。

为使大规模MIMO系统的商业化成为现实，赛灵思正推出首款采用RF级模拟技术的全可编程(AllProgrammable)RFSoC，该方案在集成方面取得了突破性的进展，其将高性能ADC和DAC完美集成到了SoC中。通过用集成直接RF采样技术取代分立数据转换器，RFSoC可削减50-75%的功耗和封装尺寸，这也是大规模MIMO5G无线电和毫米波无线回程的关键。同时，SoC与直接RF信号处理的结合为数字域中提供了全面的灵活性，将我们与适合商用、面向无线基础设施的软件无线电的距离拉得更近了。

功耗与封装尺寸–5G商业部署的关键

传统4G射频接入网络(RAN)通过高损耗的同轴电缆与远端射频单元建立有线连接。尽管远端射频架构是从3G演进而来，但该方案仍存在一些问题。从天线到远端射频单元的功耗依然非常大，而且系统体积大，无法实现密集部署。

，RAN演变过程中的下一步是使用有源天线阵列(使数字和模拟射频单元与天线的距离更近)，以节省空间，避免电缆损耗和相关功耗，同时改善链路预算。有源天线阵列在4G很成功，但是无法满足5G连接设备数量和用户数据速率的提高。

图1:远端射频设备和天线系统的演进

大规模MIMO和波束成型技术占解决方案中的很大一部分。根据图1所示，“大规模”MIMO配置可将32、256甚至多达1024个独立[物理]天线整合到一个2D阵列中。它们的相控阵列特性能实现高分辨率波控和更低功耗，允许进行非常高密度的安装，显著提高每单元容量。有了这种2D阵列结构，就可以在非传统布局中使用新型网络拓扑结构，包括以“瓦片”形式安装到建筑物侧面，或采用不规则形状的广告板或名牌。

为了支持这些大规模MIMO阵列，远端射频单元需要紧凑性，并且能够支持子阵列以实现灵活和可扩展的天线配置。

图2通过子系统可扩展性实现灵活开发

业界首款AllProgrammableRFSoC

AllProgrammableRFSoC能解决上述所有这些问题。该器件将通信级RF采样数据转换器(配有数字处理子系统)、稳定可靠的ARM级处理系统以及FPGA架构整合到单芯片器件中。从而在集成度方面取得了重大突破。尤其是模拟到数字信号链得到硬化DSP子系统的支持，便于模拟设计人员进行灵活配置。这样可将系统功耗和系统尺寸降低50-75%，并达到所需的灵活性以适应不断演进的规范和网络拓扑结构。

图3:推出首款AllProgrammableRFSoC

减少功耗、封装尺寸和设计周期

传统的无线电系统包含一个处理器、可配置逻辑、连接IP，当然还有数据转换器。当在高RF频率下工作时，典型的单通道ADC的功耗约为2W，DAC的功耗约1.25W。通过集成减少组件之后，能降低功耗和封装尺寸，这对于高通道数的系统来说效果显著。除了这些优势以外，集成还能明显简化系统设计。

主要原因在于，与大量分立式转换器建立连接将面临很大的I/O挑战。为了随带宽扩展，大多数新型转换器都使用基于JESD204B协议的速率高达12.5Gb/s的高速串行接口。这种方案存在很多问题。首先，JESD204BIP核的实现需要时间，要使用宝贵的FPGA架构，并消耗大量的功耗。其次，串行I/O功耗在更高数据速率下会显著增加。不过，最难的还是建立串行链路。12.5Gb/s速度下的信号失真是个问题，大多是通过高损耗低成本铜缆连接运行高线路速率所致。这个过程令人不爽，模拟设计人员迫切希望解决。

图4:通过集成来减小功耗、封装尺寸和设计周期

集成转换器之后就无需再使用JESD204BIP核和串行收发器。其优势不局限于减少功耗和封装尺寸，还能大大缩短开发时间。

功耗降低达50%

从初步测量结果来看，功耗削减效果明显。在典型4路发送、4路接收(4Tx/4Rx)天线配置中，分立式ADC和DAC的功耗明显降低，以至于从Table1中看功耗降低了40%，8Tx/8Rx系统的功耗降低了50%。

表1：利用集成子系统为数字无线电(带DPD)降低功耗

封装尺寸减小多达75%

尺寸减小的程度随收发器和天线数量而增加，因为可以避免使用更多转换器。商用器件中，典型RFADC或DAC每通道占位面积可高达15x15mm。4Tx4Rx无线电架构中的面积节省约50%，对于更大的无线电架构，如Figure2中所示的8Tx/8Rx而言，优势会显著增加，为完全部署的多通道系统实现75%以上的面积节省。考虑到有多个子阵列的128Tx/128Rx系统会在5G中普遍存在，因而占位面积节省量将会非常可观。鉴于单个天线单元非常小，可用面积很有限，对于需要10、20或30多个器件的原型而言，需要大幅缩减占位面积。

图5：8Tx8Rx无线电架构的封装尺寸缩减

直接RF采用的价值

除了尺寸、功耗和生产力优势以外，另一个不能低估的因素是基于领先的直接RF采样技术的转换器子系统本身的优势。这种现代化的采样方法可“直接”对进入/流出的RF信号进行采样，无需事先用模拟器件做任何信号调节。

迄今为止，大部分系统都采用称为中频(IF或Zero-IF)采样的模拟化方案，需要将原始信号下变频到ADC支持的采样频率。下变频电路包含混频器、高质量振荡器以及其他模拟器件。模拟电路相对来说不太灵活，需要高度专业化的设计和复杂的器件选择。

图6:直接RF采样和SoC集成

直接RF采样中，可直接对流入的RF信号采样，无需事先进行下变频。信号被数字化之后，利用数字信号处理技术在更为灵活的可编程数字域中完成下变频和信号处理。这些RFADC支持更高的采样率，由于数字域有更好的滤波技术，因此能够更好地在动态范围、信号质量(信噪比)和信号带宽之间进行权衡。

赛灵思通过SoC集成使此方案更进一步，在数字域实现了完全灵活性，同时让无线电处理与天线的距离更近。由于能利用同一器件满足不同的Tx/Rx天线配置和不断演变的标准，因此移动设备厂商可以对市场变化和机遇做出快速响应。很明确，在5G环境下，没有哪种单一类型的无线电技术能满足下一代无线电接入网络的多样化需求。

完整的数据转换器子系统实现灵活性

RF数据转换器子系统包括混频器、数控振荡器、抽取/插值，以及针对每个通道的其他数字信号处理技术——支持用于IQ处理的复信号。转换器具备5G所需的高采样率、大动态范围和分辨率。有些情况下，数字下变频(DDC)无需FPGA资源，数据直接进入逻辑架构。

图7：RFSoC中的集成RF子系统

与分立式RF器件的对比以及16nmFinFET的优势

直接RF采样已经逐渐采用。事实上，因为IF采样可以提升面积及功耗效率，这种传统方法依然使用普遍。这些解决方案一般用在较老的芯片工艺(例如65nm)上，且成本低。鉴于RF设计界对传统模拟使用模型更加熟悉，因此这很可能是最适合的方案。

仍被认为是“高端”的分立式直接RF数据转换器通常基于更先进的工艺节点。虽然直接RF具有更强的灵活性，但由于需要更高的采样率，作为具有丰富数字处理能力的分立器件，可能具有超过模拟实现的功耗缺点。

如下图所示，尽管直接RF采样独立的灵活性优势实实在在，随着分立器件的递增和权衡取舍，优势更为明显。同时，要达到5G，无线制造商需要的不仅仅是逐渐改进。对功耗和尺寸削减以及灵活性而言，最有意义的飞跃是全系统集成。通过将RF前端和无线电前端结合到相同数字域，系统和模拟设计就会变得更加灵活。实际上，集成使RF采样成为更适合采用的技术，使行业朝完全软件无线电又迈进一步。

由于基于台积电(TSMC)先进的16nmFinFET工艺(具备出色的模拟特性)，RFSoC中转换器子系统本身实现了出色的单位功耗性能。通过将RF子系统和整个信号链构建在先进的CMOS上，RFSoC开创性地将摩尔定律应用于模拟域。