赛灵思公司今天所发布的消息“赛灵思采用28 纳米高性能、低功耗工艺加速平台开发，推进可编程势在必行”凸显了功耗在目前系统设计中所起的重要作用，也充分显示了在赛灵思考虑将 28 纳米工艺技术作为其新一代 FPGA 系列产品的技术选择时， 功耗如何在一定程度上影响到了最终的决策。。

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众所周知，FPGA 在摩尔定律作用下不断发展，每一代新产品的推出，都提高了系统功能，加强了计算能力。不过，也存在着自相矛盾的地方。随着 FPGA 按照摩尔定律不断发展，设计和构建 FPGA 的工程师们遇到了半导体物理属性所造成的挑战——构建更小型晶体管所需的门电介质即便在非工作状态下也更容易出现漏电流问题。这种漏电流或者说静态功耗是芯片总功耗的一部分。如果不在硅晶体管层面上采取措施，在单个器件上集成更多晶体管的优势就会受到影响。如果漏电流不断提高，功耗也会增加，从而就会抵消 FPGA 所有性能提升和密度增加的优势，新一代工艺节点技术的采用也就毫无意义了。

客户为了达到绿色技术要求，不惜一切努力降低功耗，在此关键时刻，FPGA 产业转向采用 28 纳米工艺技术。与此同时，在研发预算日趋紧张的情况下，几乎大多数大批量应用的 ASIC 开发成本超标，再加上新一代系统的 ASSP 缺乏投资，但 FPGA 只有满足低功耗和高性能的要求，才能成为片上系统 (SoC) 开发的理想选择。

客户向赛灵思反映，他们在单个 FPGA 中集成更多功能时，考虑的重要因素就是PCB(印制电路板)级的系统功耗，只有这个问题解决了，才能把此前在大型ASIC或多个 ASSP 上实施的应用转向 FPGA 。降低 FPGA 功耗就相当于简化电源系统要求，降低材料清单 (BOM) 成本，因为低功耗 FPGA 减少了对冷却风扇、散热片及其它电源管理技术的依赖，有助于保持系统冷却。如同所有半导体一样，降低 FPGA 中的晶片温度，自然也会提高器件的可靠性。

目前，ASIC 和 ASSP 由于开发及加工成本较高，迅速被人们所弃用。同时，半导体新创公司缺乏风险资本融资，而知名的芯片制造商在新型 ASSP 投资方面又比较谨慎保守。在此情况下，设计人员几乎无处获得可替代的芯片来满足其需求。

赛灵思决定在 28 纳米工艺技术节点上采用高介电层/金属闸 (high-k metal gate)、高性能、低功耗工艺，并结合采用统一的可扩展的架构与全新增强型工具，帮助客户推出既不超出客户功耗预算，同时又能提供更高功能的器件，以便在与 ASIC 和 ASSP 的竞争中脱颖而出。为了高效推出相关技术，赛灵思与全球数以百计的客户进行了积极沟通，以定义出高端 FPGA 产品——不仅完美集成收发器、存储器、DSP、处理器和高速 I/O，而且能以最低的成本确保实现最低功耗与最高性能。

通过工艺技术和工具创新降低功耗

高介电层/金属闸 (high-k metal gate)、高性能、低功耗工艺相对于前代技术而言，突破了传统上的扩展性壁垒，无需复杂的处理步骤或性能折衷就能实现显著的节能优势。赛灵思选择具有低漏电流特性的高介电层/金属闸衍生技术，使产品的静态功耗相对于采用标准高性能工艺技术的产品而言减少了一半。

每代新工艺的动态功耗通常会不断降低。作为总功耗的一部分，动态功耗受电容充电、供电电压和时钟频率的影响。动态功耗的降低意味着在 FPGA的电力预算范围内可提升最大时钟频率，同时几何尺寸的缩小能够支持更多晶体管和电路。为了进一步降低功耗，赛灵思还在其ISE®设计套件中整合了创新时钟门控和管理技术，可将动态功耗降低 20%。设计人员还能通过采用新的简化设计流程中提供的第五代局部重配置技术设计，以及对前代 FPGA 架构的改进进一步管理功耗。

ISE 设计套件提供四种特定领域的设计配置：逻辑版本、DSP 版本、嵌入式版本以及系统版本，为异常多样化的 FPGA 用户社区了带来了精湛的 FPGA 设计流程。每个版本在功能强大而又简便易用的工具套件 (tool flow) 中整合了完整的特定领域方法，包括IP, 使设计人员能够致力于创建独特差异化的增值产品应用。通过对动态功耗优化以及部分重配置流程的最新改进，该设计套件与赛灵思今天推出的FPGA 技术可谓绝配。

统一架构支持设计和IP重复利用

赛灵思还通过统一 ASMBL™ 架构提高客户及整个生态系统的生产力。这是第四代 ASMBL 架构，也是90 纳米 Virtex®-4 系列后首度推出的创新型、业经验证的柱状技术。

统一是指推进同代产品的 LUT 结构、Block RAM 和 DSP 切片等常见 FPGA 架构特性的过程。统一架构可简化设计向新一代器件或者在新一代系列器件间的移植，使系统制造商能充分利用其 IP 开发投资，并能快速开发新一代系统，扩展产品系列，满足邻近市场的需求。

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